（1）培养学生工匠精神，认真负责、肯钻研的职业态度；

（2）养成严谨的编程思维和规范的编程风格；

（3）具有较强的集体意识和团队合作精神；

（4）具有创新思维、自主学习和终生学习的职业精神。

2. 知识目标：

（1）了解复杂可编程逻辑器件（CPLD）与现场可编程门阵列（FPGA）的基本概念、结构和原理，了解CPLD和FPGA的区别和联系；

（2）了解Altera产品概况，尤其是MAX II、MAX 7000系列器件；

（3）分析常用译码器、编码器、数据选择器、加法器、触发器、计数器等电路原理及结构；

（4）掌握硬件描述语言Verilog HDL的基本语法知识；

（5）掌握可编程逻辑器件的模块化编程的方法。

3.能力目标：

（1）能辩别常用可编程逻辑器件的种类，具有阅读芯片手册的能力，能熟练使用Altera常用芯片；

（2）会进行编程逻辑开发软件Quartus II的安装、使用、调试及仿真；

（3）能够运用Quartus II软件、Verilog HDL硬件描述语言在CPLD/FPGA实验仪上进行可编程逻辑器件的组合逻辑电路、时序逻辑电路以及的设计与调试；

（4）能够运用Quartus II软件、Verilog HDL硬件描述语言在CPLD/FPGA实验仪上进行可编程逻辑器件的综合项目开发、设计、调试。

1.课程标准

2.整体设计

1.使用教材：

聂章龙,周凌翱.Verilog HDL与CPLD/FPGA项目开发教程（第3版）.北京：机械工业出版社，2022年9月，江苏省重点教材.

2.参考教材：

 （1）王金明.数字系统设计与Verilog HDL（第8版）.北京：电子工业出版社，2021年1月.

 （2）李国丽,朱维勇.EDA与数字系统设计（第3版）.北京：机械工业出版社，2019年4月.

   课程的重点放在工程实践能力和Verilog HDL 的编程开发能力方面，按照基于工作过程的以项目为载体的教学模式进行讲解。课程基于“理论够用、重在实践”的理念，有机融合理论知识与实践技能，将内容重构为课程构建“基础知识—>单元项目—>综合项目”三层递进式知识体系。课程内容包括4个模块：模块一主要介绍CPLD/FPGA 项目开发入门;模块二主要介绍Verilog HDL（硬件描述语言);模块三是以12个项目为载体来介绍组合逻辑电路设计、时序逻辑电路设计和数字系统设计;模块四以数字时钟、交通信号灯、多功能教室智能控制系统3个综合项目为载体，介绍用Verilog HDL进行综合项目开发的一般步骤，使学习者通过综合项目的设计实践，养成良好的编程习惯,锻炼其编程、调试和创新能力。任务驱动创设情境，枯燥的知识点融入到工作任务中，学生带着任务学习，激发了学生学习的主动性。

  教师团队针对课程实际情况，引进优质开放资源，建设双语课程资源。从全方位满足学生深入学习需求。

    可编程逻辑器件开发应用课程作为《C语言程序设计》《数字电路》《单片机应用技术》的后续课程，是《嵌入式产品设计与制作》《智能家居系统设计与装调》等后续课程的基础。培养学生工程实践能力和Verilog HDL的编程开发能力。课程紧跟行业的新技术、新规范，引入企业真实项目和案例资源，重构课程结构与内容。通过课程的学习，目的是使学生掌握当今主流的电子系统集成设计技术和系统设计思想，为以后的深入学习和从事有关数字电路领域的系统设计、芯片集成等工作打下坚实的基础。在学生获得知识和训练技能的同时，获得成就感，增加专业学习兴趣和提升自信心。

   课程可作为高职高专电子类和计算机类专业的专业课，也可作为微电子、自动控制等相关专业的EDA课程，适合大二以上的学生学习，课程同样也适合EDA初学者进行学习。项目的选取以直观、生动、有趣、实用为原则，并遵循由易到难、由简单到综合的学习规律。让学生在实践中锻炼编程、调试和创新能力，养成良好的编程习惯。

   课程团队共8人，其中主讲教师5人、企业高级工程师1人、助教2人，“双师”型教师占比100%。团队教师含正高级职称2人、副高级职称3人，包括江苏省“333”工程培养对象1人，省教学名师1人，省产业教授1人，校内教师均为江苏省工人先锋号、江苏省委属员校优秀教学团队和江苏省“青蓝工程”优秀教学团队负责人或骨干成员。