可编程逻辑器件开发应用

周凌翱

目录

  • 0 课程相关竞赛级1+X等级证书
    • ● 0.1 全国职业院校技能大赛嵌入式系统应用开发赛项
    • ● 0.2 全国大学生电子设计竞赛
    • ● 0.3 江苏省计算机作品大赛
    • ● 0.4 智能硬件开发1+X职业技能等级证书标准
  • 1 第1~2周 第一单元 CPLD/FPGA项目开发入门
    • ● 思政小课堂01：民族自豪
    • ● 1.1 CPLD/FPGA开发系统概述
      • ● 1.1.1 CPLD/FPGA的发展历程及概述
      • ● 1.1.2 CPLD/FPGA的结构与原理
      • ● 1.1.3 CPLD与FPGA的基本概念
      • ● 1.1.4 CPLD/FPGA器件识别
    • ● 思政小课堂02：民族气节
    • ● 1.2 CCIT CPLD/FPGA实验仪使用
      • ● 1.2.1 实验仪结构设计和元器件
      • ● 1.2.2 解析主控芯片EPM1270T144C5
      • ● 1.2.3 实验仪的外围接口及其引脚对应关系
      • ● 1.2.4 设计实验仪原理图
      • ● 1.2.5 USB-Blaster下载口
    • ● 1.3 Quartus II开发环境安装
      • ● 1.3.1 Quartus II 软件功能简介
      • ● 1.3.2 Quartus II软件安装
      • ● 1.3.3 USB-Blaster下载电缆安装
    • ● 1.4 Quartus II软件开发环境的应用
      • ● 1.4.1 简单的三人表决器功能描述
      • ● 1.4.2 文本方式输入
      • ● 1.4.3 原理图方式输入
    • ● 第一单元测验
      • ● 单元测试1-22级
  • 2 第3~6周 第二单元 Verilog HDL硬件描述语言
    • ● 思政小课堂03：劳动精神
    • ● 2.1 Verilog HDL语言基础知识
      • ● 2.1.1 Verilog HDL语言基本结构
      • ● 2.1.2 Verilog HDL语言数据类型
      • ● 2.1.3 Verilog HDL语言运算符及表达式
      • ● 2.1.4 Verilog HDL语言基本语句
    • ● 2.2 Verilog HDL语言设计闪烁灯和流水灯
      • ● 2.2.1 闪烁灯设计
      • ● 2.2.2 流水灯设计
    • ● 2.3 Verilog HDL语言设计分频器
      • ● 2.3.1 奇偶分频设计
      • ● 2.3.2 任意分频器设计
    • ● 第二单元测验
      • ● 单元测试2-22级
  • 3 第7~14周 第三单元 基于CPLD/FPGA的单元项目开发
    • ● 思政小课堂04：工匠精神
    • ● 3.1 设计基本逻辑门电路
    • ● 3.2 译码器设计
      • ● 3.2.1 设计3-8译码器
      • ● 3.2.2 设计八段LED数码管译码电路
    • ● 3.3 编码器和数据选择器设计
      • ● 3.3.1 设计8-3优先编码器
      • ● 3.3.2 设计4-1数据选择器
    • ● 3.4 触发器设计
      • ● 3.4.1 触发器概述和识别基本触发器
      • ● 3.4.2 识别触发器的逻辑功能
      • ● 3.4.3 设计时钟触发器
      • ● 3.4.4 设计置位复位触发器
      • ● 3.4.5 转换不同逻辑功能的触发器
    • ● 3.5 全加器设计
      • ● 3.5.1 设计一位全加器
      • ● 3.5.2 设计串行进位加法器
      • ● 3.5.3 设计先行进位加法器
      • ● 3.5.4 设计加减法器
    • ● 3.6 计数器设计
      • ● 3.6.1 设计二进制计数器
      • ● 3.6.2 设计七进制计数器
    • ● 3.7 乘法器设计
      • ● 3.7.1 利用被乘数左移法设计无符号乘法器
      • ● 3.7.2 用部分积右移法设计无符号乘法器
      • ● 3.7.3 设计带符号乘法器
    • ● 3.8 键盘LED发光二极管应用
      • ● 3.8.1 键盘LED发光二极管应用之一
      • ● 3.8.2 键盘LED发光二极管应用之二
      • ● 3.8.3 键盘去抖动设计
    • ● 3.9 静、动态LED发光二极管显示
      • ● 3.9.1 静态数码管的显示设计
      • ● 3.9.2 动态数码管显示设计
    • ● 3.10 点阵LED显示屏及其汉字显示
      • ● 3.10.1 点阵LED显示屏测试
      • ● 3.10.2 汉字显示
      • ● 3.10.3 滚动显示信息
    • ● 3.11 蜂鸣器应用设计
      • ● 3.11.1 发出警报声
      • ● 3.11.2 设计简易数字电子琴
      • ● 3.11.3 设计“梁祝”音乐片段
    • ● 3.12 基于串行通信的LCD液晶显示系统设计
      • ● 3.12.1 串行通信基础知识
      • ● 3.12.2 LCD基础知识
      • ● 3.12.3  驱动字符液晶滚动显示
      • ● 3.12.4 设计UART串行收发模块
      • ● 3.12.5 LCD屏显示UART串行接收信息
    • ● 第三单元测验
      • ● 单元测试3-22级
  • 4 第15~16周 第四单元 综合项目开发
    • ● 思政小课堂05：工程思维
    • ● 4.1 项目1 基于verilog HDL的数字时钟设计与实现
    • ● 4.2 项目2 基于Verilog HDL的交通信号灯模拟控制设计
    • ● 第四单元测试
      • ● 单元测试4-22级
  • 5 拓展学习 跟着产业教授做项目
    • ● 思政小课堂06：持续学习
    • ● 5.1 项目功能介绍及设计分析
    • ● 5.2 顶层模块设计
    • ● 5.3 分频模块、按键校时模块、计时模块、响铃模块设计
    • ● 5.4 教具自动控制模块、数码管显示模块、点阵屏值日生名单显示模块设计
  • 6 课程项目库
    • ● 思政小课堂07：勇于挑战
    • ● 案例01 点亮发光管
    • ● 案例02 周期1S闪烁灯设计
    • ● 案例03 周期0.5S交替闪亮闪烁灯设计
    • ● 案例04 0.5s周期从左向右流水灯设计
    • ● 案例05 1s周期循环流水灯设计
    • ● 案例06 花色流水灯设计
    • ● 案例07 偶分频器设计
    • ● 案例08 奇分频器设计
    • ● 案例09 任意分频器设计
    • ● 案例10 设计3-8译码器
    • ● 案例11 八段LED数码管译码电路
    • ● 案例12 设计8-3优先编码器
    • ● 案例13 设计4-1数据选择器
    • ● 案例14 设计一位全加器
    • ● 案例15 设计串行进位加法器
    • ● 案例16 设计先行进位加法器
    • ● 案例17 设计加减法器
    • ● 案例18 设计二进制计数器
    • ● 案例19 设计七进制计数器
    • ● 案例20 采用异步置数和同步清零的方法设计七进制计数器
    • ● 案例21 利用被乘数左移法设计无符号乘法器
    • ● 案例22 利用部分积右移法设计无符号乘法器
    • ● 案例23 设计带符号乘法器
    • ● 案例24 键盘LED发光二极管应用
    • ● 案例25 键盘去抖动设计
    • ● 案例26 静态数码管的显示设计
    • ● 案例27 动态数码管显示设计
    • ● 案例28 点阵LED显示屏测试
    • ● 案例29 汉字显示
    • ● 案例30 蜂鸣器发出报警声
    • ● 案例31 设计简易数字电子琴
    • ● 案例32 设计“梁祝”音乐片段
  • 7 学生作品库
    • ● 思政小课堂08：开拓创新
    • ● 作品01 基于Verilog HDL的音乐播放器设计
    • ● 作品02 基于Verilog HDL的电子值日牌设计
    • ● 作品03 基于Verilog HDL的多功能电子日历钟设计
    • ● 作品04 基于Verilog HDL的多功能教室控制系统设计
    • ● 作品05 基于Verilog HDL的新型抢答器设计
    • ● 作品06 基于Verilog HDL的实验板测试系统设计
    • ● 作品07 基于Verilog HDL的LCD液晶显示
    • ● 作品08 基于Verilog-HDL的UART串行通讯模块设计
  • 8 引进优质开放型课程资源
    • ● 8.1 中文技术文档
      • ● 8.1.1 CPLD
      • ● 8.1.2 FPGA
        • ● 8.1.2.1 FPGA/CPLD 数字电路设计经验分享
        • ● 8.1.2.2 FPGA设计全流程
        • ● 8.1.2.3 IC技术讲座-FPGA
          • ● 8.1.2.3.1 可编程逻辑器件原理、结构与描述语言
          • ● 8.1.2.3.2 FPGA器件的选型、设计与VHDL描述语言
          • ● 8.1.2.3.3 FPGA设计的基本原则、技巧与时序电路设计
          • ● 8.1.2.3.4 面向视频和图像处理的可编程逻辑解决方案
          • ● 8.1.2.3.5 面向便携式应用的可编程逻辑解决方案
          • ● 8.1.2.3.6 面向汽车电子的可编程逻辑解决方案
          • ● 8.1.2.3.7 FPGA器件的仿真验证、设计约束、时序分析与状态机设计技巧
          • ● 8.1.2.3.8 FPGA器件的设计实现、设计优化与模块化设计方法
          • ● 8.1.2.3.9 IP核及专用硬件资源的使用
          • ● 8.1.2.3.10 基于FPGA的嵌入式处理器设计
          • ● 8.1.2.3.11 基于模型的设计技术与AlteraDSPBuilder
          • ● 8.1.2.3.12 FPGA模块化设计与AlteraHardCopy、结构化ASIC
        • ● 8.1.2.4 华为Quartus II软件指南
    • ● 8.2 英文技术文档
      • ● 8.2.1 CPLD
        • ● 8.2.1.1 CPLD Module
        • ● 8.2.1.2 PRACTICAL DESIGN PROJECTS UTILIZING COMPLEX PR7.2.1.2 OGRAMMABLE LOGIC DEVICES
      • ● 8.2.2 FPGA
        • ● 8.2.2.1 FPGA module
        • ● 8.2.2.2 PAL Programming
      • ● 8.2.3 Testbench
        • ● 8.2.3.1 A Verilog HDL Test Bench Primer
        • ● 8.2.3.2 Brief Introduction to the HP Logic Analyzer
        • ● 8.2.3.3 testbench_book
        • ● 8.2.3.4 WritingTestbench
          • ● 8.2.3.4.1 WritingTestbench(chap1-3)
          • ● 8.2.3.4.2 WritingTestbench(chap4)
          • ● 8.2.3.4.3 WritingTestbench(chap5)
          • ● 8.2.3.4.4 WritingTestbench(chap6)
          • ● 8.2.3.4.5 WritingTestbench(chap7)
      • ● 8.2.4 Verilog
        • ● 8.2.4.1 Digital Design Using Verilog
        • ● 8.2.4.2 Introduction to Verilog
        • ● 8.2.4.3 The Verilog Hardware Description Language
        • ● 8.2.4.4 Verilog HDL Synthesis A Practical Primer
        • ● 8.2.4.5 Verilog Reference Guide
        • ● 8.2.4.6 卡内基梅陇大学verilog课程讲义
        • ● 8.2.4.7 剑桥大学可综合的Verilog语法
      • ● 8.2.5 VHDL
        • ● 8.2.5.1 Negative True and VHDL
        • ● 8.2.5.2 VHDL Tutorial
      • ● 8.2.6 Quartus II软件指南
        • ● 8.2.6.1 lntroduction to the Quartus ll Software
        • ● 8.2.6.2 From Programming Tools
        • ● 8.2.6.3 Designing with Synplicity SynplifyPro &Altera's Quartus Il Software
      • ● 8.2.7 芯片指南
        • ● 8.2.7.1 Altera-EPM1270T144C5N-datasheet
        • ● 8.2.7.2 openrisc-HW-tutorial-Altera
        • ● 8.2.7.3 openrisc-HW-tutorial-Xilinx
        • ● 8.2.7.4 openrisc-SW-tutorial
        • ● 8.2.7.5 WISHBONE System-on-Chip (SoC)  Interconnection Architecture  for Portable IP Cores
      • ● 8.2.8 状态机
  • 9 融入双创要素
    • ● 9.1 校级大学生创新创业训练中心2个
      • ● 9.1.2 2019年校双创中心立项
      • ● 9.1.3 2020年校双创中心立项
    • ● 9.2 大学生创新创业训练项目立项情况
    • ● 9.3 创新创业竞赛获奖情况
      • ● 9.3.1 江苏省大学生创新创业大赛一、二、三等奖及入围奖各1项
      • ● 9.3.2 “挑战杯”江苏省大学生创业计划竞赛银奖1项
      • ● 9.3.3 常州市高等教育和职业教育创新创业大赛三等奖1项
  • 10 教学资料
    • ● 10.1 课程简介
    • ● 10.2 课程标准
    • ● 10.3 整体设计
    • ● 10.4 授课计划
    • ● 10.5 单元设计
      • ● 10.5.1 第一单元  CPLD/FPGA项目开发入门
      • ● 10.5.2 第二单元 Verilog HDL硬件描述语言
      • ● 10.5.3 第三单元 基于CPLD/FPGA的单元项目开发
      • ● 10.5.4 第四单元 综合项目开发
4.1 项目1 基于verilog HDL的数字时钟设计与实现
  • 1 教学视频
  • 2 教学课件
  • 3 随堂测试
  • 4 阅读资料
  • 5 单元设计

一、基于verilog HDL的数字时钟设计与实现（1）

二、基于verilog HDL的数字时钟设计与实现（2）

三、基于verilog HDL的数字时钟设计与实现（3）

主题讨论（一）：