8.2触发器的逻辑功能

一．触发器概述

触发器是时序数字电路的重要组成部分。时序逻辑电路的定义是，有一个数字电路，某一个时刻该电路的输出，不仅仅由该时刻的输入所确定，而且和电路过去的输入有关。或者说，某一个时刻它的输出不仅仅与该时刻的输入有关，而且和电路的状态有关。过去的输入就决定了电路过去的状态，也就是说电路必须有记住过去状态的本领，触发器就具有记忆的功能。触发器是由逻辑门加反馈线构成的，具有存储数据、记忆信息等多种功能，在数字电路和计算机电路中具有重要应用。

触发器有三个基本特性：

（1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态；

（2）外触发下，两个稳态可相互转换（称翻转），已转换的稳定状态可长期保持下来，这就使得触发器能够记忆二进制信息，常用作二进制存储单元。

（3）有两个互补输出端，分别用表示

触发器具有两个稳定状态，通常用Q端的输出状态来表示触发器的状态：

（1）1态：、，记Q=1，与二进制的数码1对应。

（2）0态：、，记Q=0，与二进制的数码0对应

触发器按逻辑功能不同，可分为RS触发器、D触发器、JK触发器、T触发器和触发器等。按触发方式不同，可分为电平触发器、边沿触发器和主从触发器等。

二．基本RS触发器

构成触发器的方式虽然很多，但最基本的是基本RS触发器，它是构成各类触发器的基础。

1． 工作原理

基本RS触发器的电路如图4-16（a）所示。它是由两个与非门输入和输出交叉耦合（反馈延时）而成。图（b）是基本RS触发器逻辑符号。也可由或非门组成基本RS触发器，此处重点讨论由与非门构成的RS触发器。

图4-16  用与非门组成的基本RS触发器电路图和逻辑符号

（a）基本RS触发器（b）逻辑符号; （c）基本RS触发器; （d）逻辑符号

、为触发器的信号输入端，Q、为输出端。与非门G₁的输出端Q反接到与非门G₂的输入端，与非门G₂的输出端反接到与非门G₁的输入端。设两个与非门输出端的初始状态分别为Q=0，=1。

当输入端=0，=1时，与非门G₁的输出端Q将由低电平转变为高电平，由于Q端被接到与非门G₂的输入端，G₂的两个输入端均处于高电平状态，使输出端由高电平转变为低电平状态。因被接到G₁的输入端，使G₁的输出状态仍为高电平。即触发器被“置位”，Q=1，=0。

触发器被置位后，若输入端=1，=0，G₂门的输出端将由低电平转变为高电平，由于端被接到G₁门的输入端，G₁门的两个输入端均处于高电平状态，使输出端Q由高电平转变为低电平状态。因Q被接到G₂门的输入端，使G₂门的输出状态仍为高电平。即触发器被“复位”，Q=0，=1。 

触发器被复位后，若输入端=1，=0，G₁门的两个输入端均处于高电平状态，输出端Q仍保持为低电平状态不变，由于Q端被接到G₂门的输入端，使端仍保持为高电平状态不变。即触发器处于“保持”状态。

将触发器输出端状态由1变为0或由0变为1称为“翻转”。当=1，=1时，触发器输出端状态不变，该状态将一直保持到有新的置位或复位信号到来为止。 

不论触发器处于何种状态，若=0，=0，G₁、G₂门的输出状态均变为高电平，即Q=1，=1。此状态破坏了Q与间的逻辑关系，属非法状态，这种情况应当避免。

2．  两个稳态

这种电路结构，可以形成两个稳态，即

当时，Q=1和=1决定了A门的输出，即，反馈回来又保证了；当时，，和=1决定了B门的输出，即，又保证了。

在没有加入触发信号之前，即和端都是高电平，电路的状态不会改变。

3．  触发翻转

电路要改变状态必须加入触发信号，因是与非门构成的基本RS触发器，所以，触发信号是低电平有效。若是由或非门构成的基本RS触发器，触发信号是高电平有效。

和是一次信号，只能一个一个的加，即它们不能同时为低电平。

在端加低电平触发信号，=0，于是，和=1决定了，触发器置“0”。是置“0”的触发器信号。

以后，反馈回来就可以替代=0的作用，=0就可以撤消了。所以，不需要长时间保留，是一个触发器信号。

在端加低电平触发信号，=0，于是，和=1决定了，触发器置“1”。但反馈回来，=0才可以撤消，是置“1”的触发器信号。

如果是由或非门构成的基本RS触发器，触发信号是高电平有效。此时直接置“0”端用符号R；直接置“1”端用符号S。

4．  真值表和特征方程

以上过程，可以用真值表来描述，见表4-13。表中的Qⁿ和表示触发器的现在状态，简称现态；Qⁿ⁺¹和表示触发器在触发脉冲作用后输出端的新状态，简称次态。对于新状态Qⁿ⁺¹而言，Qⁿ也称为原状态。

表中Qⁿ=Qⁿ⁺¹表示新状态等于原状态，即触发器没有翻转，触发器的状态保持不变。必须注意的是，一般书上列出的基本RS触发器的真值表中，当=0、=0时，Q的状态为任意态。这是指当、同时撤消时，Q端状态不定。若当=0、=0时，Q==1，状态都为“1”，是确定的。但这一状态违背了触发器Q端和端状态必须相反的规定，是不正常的工作状态。若、不同时撤消时，Q端状态是确定的，但若、同时撤消时，Q端状态是不确定的。由于与非门响应有延迟，且两个门延迟时间不同，这时哪个门先动作了，触发器就保持该状态，这一点一定不要误解。具体可见例4-2。

表4-13  基本R-S触发器真值表

把表4-13所列逻辑关系写成逻辑函数式，则得到

利用约束条件将上式化简，于是得到特征方程

5．  状态转换图

对触发器这样一种时序数字电路，它的逻辑功能的描述除了用真值表外，还可以用状态转换图。真值表在组合数字电路中已经采用过，而状态转换图在这里是第一次出现。实际上，状态转换图是真值表的图形化，二者在本质上是一致的，只是表现形式不同而已。基本RS触发器的状态转换图如图4-17所示。

图中二个圆圈，其中写有0和1代表了基本RS触发器的两个稳态，状态的转换方向用箭头表示，状态转换的条件标明在箭头的旁边。从“1”状态转换到“0”状态，为置“0”，对应真值表中的第一行；从“0”状态转换到“1”状态，为置“1”，对应真值表中的第二        图4-17  基本RS触发器的状态转换图

行；从“0”状态有一个箭头自己闭合，即源于“0”又终止于“0”，对应真值表的第一行置“0”和第三行的保持；从“1”状态有一个箭头自己闭合，即源于“1”又终止于“1”，对应真值表的第二行置“1”和第三行的保持。

6．  波形图

波形图用高低电平反映触发器的逻辑功能，它比较直观，而且可用示波器验证。如图列出了基本R-S触发器的时序图。从图4-18中可以看出，当==0时，Q与功能紊乱，但电平仍然存在；当和同时由0跳到1时，状态出现不定。

图4-18  基本RS触发器的波形图

【例4-2】画出基本RS触发器在给定输入信号和的作用下，Q端和端的波形。输入波形如图4-19所示。

解：此例题的解答见图4-19的下半部分。

图4-19   例4-2的解答波形图

二．触发器的触发方式

基本RS触发器的输入端一直影响触发器输出端的状态，所以按控制类型分基本RS触发器属于非时钟控制触发器。这类触发器的基本特点是：电路结构简单，可存储一位二进制代码，是构成各种时序逻辑电路的基础。其缺点是输出状态一直受输入信号控制， 当输入信号出现扰动时输出状态将发生变化；不能实现时序控制，即不能在要求的时间或时刻由输入信号控制输出信号。为此我们希望有一种这样的触发器，它们在一个称为时钟脉冲信号（Clock Pulse）的控制下翻转，没有CP就不翻转，CP来到后才翻转。至于翻转成何种状态，则由触发器的数据输入端决定，或根据触发器的真值表决定。这种在时钟控制下翻转，而翻转后的状态由翻转前数据端的状态决定的触发器，称为时钟触发器。根据对CP的要求触发器的触发方式分为两种：电平触发与边沿触发。

1． 电平控制触发

实现电平控制的方法很简单。如图4-20（a）所示，在上述基本RS锁存触发器的输入端各串接一个与非门，便得到电平控制的RS触发器。只有当控制输入端CP=1时，输入信号S、R才起作用（置位或复位），否则输入信号S、R无效，触发器输出端将继续保持原状态不变。图4-20（b）为电平控制RS触发器的表示符号，其特征方程与基本RS触发器相同，其真值表如表4-14所示。

电平控制触发器克服了非时钟控制触发器对输出状态直接控制的缺点，采用选通控制，即只有当时钟控制端CP有效时触发器才接收输入数据，否则输入数据将被禁止。电平控制有高电平触发与低电平触发两种类型。

图4-20  电平控制RS触发器及符号

表4-14  电平控制RS触发器真值表

2． 边沿控制触发

电平控制触发器在时钟控制电平有效期间仍存在输入干扰信息直接影响输出状态的问题。时钟边沿控制触发器是在控制脉冲的上升沿或下降沿到来时触发器才接受输入信号的触发，而在CP=1或CP=0期间，输入端的任何变化都不影响输出，与电平控制触发器相比可增强抗干扰能力，因为仅当输入端的干扰信号恰好在控制脉冲翻转瞬间出现时才可能导致输出信号的偏差，而在该时刻（时钟沿）的前后，干扰信号对输出信号均无影响，因此在实际应用中更加广泛。如果翻转发生在上升沿就叫“上升沿触发”或“正边沿触发”。如果翻转发生在下降沿就叫“下降沿触发”或“负边缘触发”。如图4-21（a）、（b）所示。

图4-21  脉冲沿及表示符号

(a) 上升沿触发； (b) 下降沿触发

三．边沿JK触发器

1． 边沿JK触发器工作原理

在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器，具有保持功能、置位功能和复位功能，并在RS触发器禁用的非法状态下能翻转。边沿控制JK触发器电路及逻辑符号如图4-22所示。CP端有空心圆符号的是下降边沿，无空心圆符号的是上升边沿。设触发器输出初始状态为Q=0，=1，则输入端S=1，R=0。

图4-22  边沿控制的JK触发器及其逻辑符号

（a） JK触发器  （b）逻辑符号（上升沿）　（c）逻辑符号（下降沿）（d）简化符号（上升沿）

触发器稳定状态下J、K、、之间的逻辑关系如特征表4-15所示。

表4-15  JK触发器特性表

由特征表可得出特征方程：

若输入信号J=0，K=0，触发器处于保持状态，当时钟沿到来时，触发器输出状态保持不变。

若J=1，K=0，触发器置1。当时钟沿到来时，Q=1，=0。

若J=0，K=1，触发器置0，当时钟沿到来时，Q=0，=1。

若J=K=1，每当时钟沿到来时，触发器发生翻转。

可见，根据J、K端输入状态的不同，触发器可以处于保持状态，也可以被置1或置0。在J=K=1情况下，每当时钟沿到来时，触发器都发生翻转。

边沿JK触发器的状态转换图和时序图如图4-23所示。图(a)为状态转换图，图(b)为时序图，边沿JK触发器在给定输入信号J、K和CP的作用下，触发器时钟的动作沿是上升沿的输出如Q₁所示，触发器时钟的动作沿是下降沿的输出如Q₂所示。

图4-23  边沿JK触发器的状态转换图与波形图

2． 集成双JK触发器74LS112

74LS112是下降沿触发的边沿触发器，器件中包含两个相同的边沿触发JK触发器电路模块。其引脚功能和逻辑符号如图4-23所示。

图4-23  74LS112双JK触发器引脚排列及逻辑符号

其功能表如表4-16所示。

表4-16  双JK触发器74LS112功能表

注：×—任意态         ↓—下降沿                    ↑—上升沿

（）—现态    （）—次态            ￠—不定态

每个触发器有数据输入（J、K）、置位输入（）复位输入（）、时钟输入（CP）和数据输出（Q、），其中为触发器异步置位端，低电平有效，当其有效时，不管其它输入端状态如何，触发器输出高电平。为触发器异步清零端，低电平有效，当其有效时，不管其它输入端状态如何，触发器输出低电平。触发器在按逻辑功能工作时，和必须均置1。

四．边沿D触发器

1．边沿D触发器工作原理

在各种触发器中，D触发器是一种应用比较广泛的触发器，在输入信号为单端的情况下，D触发器用起来最为方便。D触发器可由图4-24所示的RS触发器获得。如图4-24所示，D触发器将加到S端的输入信号经非门取反后再加到R输入端，即R端不再由外部信号控制。

图4-24  由RS触发器构成D触发器

其逻辑符号如图4-25所示。

（a）上升沿      （b）下降沿

图4-25   边沿D触发器逻辑符号

该触发器的触发方式为：在CP脉冲上升沿到来之前接受D输入信号，当CP从0变为1时，触发器的输出状态将由CP上升沿到来之前一瞬间D的状态决定。若D=0，触发器状态为0；若D=1，触发器状态为1，故有时称D触发器为数字跟随器。

表4-17为D触发器的特征表，特征表就是将也作为真值表的输入变量，而为输出，此时的真值表称为特征表。由特征表可得特征方程：

D触发器的状态转换图如图4-26所示，图(a)为状态转换图，图(b)为时序图。

表4-17  D触发器特征表

图4-26  边沿D触发器状态转换图和时序图

2．双D触发器74LS74

74LS74是上升沿触发的双D触发器，器件中包含两个相同的、相互独立的边沿触发D触发器电路模块。其逻辑符号如图4-27(a)所示，引脚排列如图4-27(b)所示。

图4-27  D触发器逻辑符号与引脚图

每个触发器有数据输入（D）、置位输入（）复位输入（）、时钟输入（CP）和数据输出（Q、）。、的低电平使输出预置或清除，而与其它输入端的电平无关。当、均无效（高电平式）时，D端输入的数据在CP上升沿作用下传送到输出端。其功能表如表4-18所示。

表4-18  74ls74功能表

五．边沿T触发器

在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即：当T＝0时能保持状态不变，T＝1时一定翻转的电路，都称为T触发器。令JK触发器的J=K=1，就可以构成T触发器，如图4-28（a）所示。其逻辑符号如图4-28（b）所示。 

图4-28  T触发器及其逻辑符号（下降沿）       表4-19  T触发器功能表

T触发器功能表如表4-19所示。由功能表可得其特征方程为：

六．T’触发器

实际应用中有时需要触发器的输出状态在每个时钟控制沿到来时都发生反转。如用时钟上升沿作为控制沿，设触发器输出端现态Qⁿ=1，当时钟上升沿到来时，输出端应翻转到次态Qⁿ⁺¹=0状态；再下一个时钟上升沿到来时又翻转到Qⁿ⁺¹=1状态。即时钟上升沿每到来一次，触发器的输出状态都翻转一次，这种触发器称之为T′触      表4-20  T′触发器功能表

发器。令JK触发器的J= K=1，就可以构成T′触发器。每来一个CP脉冲，T′触发器就翻转一次，能实现计数功能。T′触发器其功能表如表4-20所示。

七．触发器的应用

1． 触发器构成单脉冲去抖电路

实际应用中，有时需要产生一个单脉冲作为开关输入信号，如抢答器中的抢答信号、键盘输入信号、中断请求信号等。若采用机械式的开关，电路会产生抖动现象，并由此引起错误信息。图4-29（a）是用基本RS触发器构成的单脉冲去抖电路。设开关S的初始位置打在B点，此时，触发器被置0，输出端Q=0，=1；当开关S由B点打到A点后，触发器被置1，输出端Q=1，=0；当开关S由A点再打回到B点后，触发器的输出又变回原来的状态Q=0，=1。在触发器的Q端产生一个正脉冲。虽然在开关S由B到A或由A到B的运动过程中会出现与A、B两点都不接触的中间状态，但此时触发器输入端均为高电平状态，根据RS触发器的特征可知，触发器的输出状态将继续保持原来状态不变，直到开关S到达A或B点为止。

同理，当开关S在A点附近或B点附近发生抖动时，也不会影响触发器的输出状态，即触发器同样会保持原状态不变。由此可见，该电路能在输入开关的作用下产生一个理想的单脉冲信号，消除了抖动现象。其脉冲波形如图4-29（b）所示。图中，t_A1为S第一次打到A的时刻，t_B1为S第一次打到B的时刻，t_A2为S第二次打到A的时刻， t_B2为S第二次打到B的时刻。

图4-29  基本RS触发器构成的单脉冲去抖电路及其波形图

2． 触发器构成分频电路

用D触发器可以构成分频电路，其电路及波形如图4-30（a）所示。图中CP是由信号源或振荡电路发出的脉冲信号，将Q接到D端。设D触发器的初始状态为Q=0，=1，即D=Q=1。 

当时钟CP上升沿到来时，根据D触发器的特征，触发器将发生翻转，使Q=1，=0。 当下一个时钟上升沿到来时，D触发器又发生翻转，即每一个时钟周期，触发器都翻转一次；经过两个时钟周期，输出信号才周期变化一次。所以经过由D触发器组成的分频电路后，输出脉冲频率减少了1/2，称为二分频。若在其输出端再串接一个同样的分频电路就能实现四分频，同理若接n个分频电路就能构成1/2ⁿ倍的分频器。如果按图4-30（b）所示为分频电路波形图。

（a）                                                                           （b）

图4-30  用D触发器构成分频电路及其波形图

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