目录

  • 1 课前资源
    • 1.1 学习资料
    • 1.2 课程实施大纲
    • 1.3 2021年1月Intel FPGA免费公开课
      • 1.3.1 第1天
      • 1.3.2 第2天
      • 1.3.3 第3天
    • 1.4 在线学习Verilog
    • 1.5 开发环境软件下载
    • 1.6 Quartus软件安装
    • 1.7 quartus19.1使用简明指导
    • 1.8 MIF编辑器工具
    • 1.9 IntelFPGA产教融合基地资源
    • 1.10 答辩汇报PPT制作
  • 2 第1章 概述
    • 2.1 章节要点
    • 2.2 EDA技术概述-ppt
    • 2.3 1-1 什么是EDA
    • 2.4 1-2 HDL简介
    • 2.5 1-3 设计层次与综合
    • 2.6 1-4 FPGA设计流程
    • 2.7 1-5 常用EDA工具
    • 2.8 1-6 IP
    • 2.9 1-7 EDA发展趋势
    • 2.10 章节测试
  • 3 第2章 FPGA与CPLD结构原理
    • 3.1 2-1 可编程逻辑器件概述
    • 3.2 2-2a简单PLD结构原理(1)
    • 3.3 2-2b简单PLD结构原理(2)
    • 3.4 2-3aCPLD的结构原理(1)
    • 3.5 2-3bCPLD的结构原理(2)
    • 3.6 2-4aFPGA的结构原理(1)
    • 3.7 2-4b FPGA的结构原理(2)
    • 3.8 2-4c FPGA的结构原理(3)
    • 3.9 2-4dFPGA厂商
    • 3.10 2-5a硬件测试与JTAG(1)
    • 3.11 2-5b硬件测试与JTAG(2)
    • 3.12 2-6aCPLD和FPGA的编程与配置(1)
    • 3.13 2-6bCPLD和FPGA的编程与配置(2)
    • 3.14 章节测试
  • 4 第3章 组合逻辑电路的Verilog设计
    • 4.1 3-1半加器电路的Verilog描述
    • 4.2 3-2多路选择器的Verilog描述
    • 4.3 3-3Verilog加法器设计
    • 4.4 3-4组合逻辑乘法器设计
    • 4.5 3-5RTL概念
    • 4.6 章节测试
  • 5 第4章 时序电路的Verilog设计
    • 5.1 4-1DFF的Verilog表述
    • 5.2 4-2D-Latch的Verilog表述
    • 5.3 4-3同步与异步
    • 5.4 4-4二进制计数器的Verilog表述
    • 5.5 4-5移位寄存器的Verilog表述与设计
    • 5.6 4-6可预置型计数器设计
  • 6 第5章 时序仿真与硬件实现
    • 6.1 5-1Verilog程序输入和编译
    • 6.2 5-2仿真测试
    • 6.3 5-3引脚锁定与硬件测试
    • 6.4 5-4时序电路硬件设计与仿真示例
    • 6.5 5-5SignalTapII的使用方法
    • 6.6 5-6属性表述与编译控制
    • 6.7 5.7计数器LPM模块调用
    • 6.8 5.8LPMRAM
    • 6.9 5.9LPM_ROM的定制和使用
    • 6.10 5.10在系统存储器数据读写编辑器应用
    • 6.11 5.11FPGA中嵌入式PLL
    • 6.12 5.12In-SystemSourcesandProb
  • 7 第6章 VerilogHDL深入
    • 7.1 6-1阻塞赋值与非阻塞赋值
    • 7.2 6-2不完整条件语句与时序电路的关系
    • 7.3 6-4三态的Verilog描述
    • 7.4 6-6库元件和UDP用法
    • 7.5 章节测试
  • 8 第7章 Verilog仿真与时序分析
    • 8.1 9-1VerilogHDL仿真流程
    • 8.2 9-2VerilogHDLTestBench仿真
    • 8.3 9-3HDL仿真实例
    • 8.4 9-4Verilog系统任务和系统函数
    • 8.5 9-5延时模型
    • 8.6 9-6仿真激励与Verilog数字系统仿真
    • 8.7 章节测试
  • 9 第8章 Verilog状态机设计技术
    • 9.1 8-1Verilog状态机的一般形式
    • 9.2 8-2Moore型状态机及其设计
    • 9.3 8-3ADC采样控制状态机设计
    • 9.4 8-4序列检测状态机设计
    • 9.5 8-5Mealy型状态机设计
    • 9.6 8-6状态机编码
    • 9.7 8-7安全状态机设计
    • 9.8 章节测试
  • 10 基础实验
    • 10.1 实验准备
    • 10.2 FPGA口袋实验板介绍
    • 10.3 实验1 逻辑门设计与测试
    • 10.4 实验2 逻辑电路的层次化设计
    • 10.5 实验3 计数器与键盘防抖动设计
    • 10.6 实验4 分频器与简易电子琴设计
    • 10.7 实验5 数码管动态扫描
    • 10.8 实验6 自动售货机控制器与波形信号发生器设计
  • 11 期末挑战实验
    • 11.1 章节要点
    • 11.2 自选挑战性综合设计选题要求
    • 11.3 期末挑战实践作业提交
    • 11.4 学生作品展
  • 12 Intel FPGA初级证书考证
    • 12.1 培训中心
    • 12.2 模拟题
    • 12.3 往期培训视频
    • 12.4 最后一批考试时间
    • 12.5 考证通知
    • 12.6 考试结果公告
  • 13 拓展阅读
    • 13.1 行业发展
    • 13.2 前沿研究
    • 13.3 EDA工具
自选挑战性综合设计选题要求

可选题目

一、教材中可选综合实验

    实验6-3

    实验6-4

    实验6-5

    实验6-6(基于实验5-7)

    实验7-1

    实验8-1

    实验8-2

    实验8-3

    实验8-4

    实验8-5

    实验9-3

    实验9-4

    实验10-3

    实验10-4

    实验10-5


二、实验教材中可选实验

    第四章

        所有实验均可选择,但必须完成所有拓展内容,或扩充拓展。

        仿电台报时数字钟设计

        简易自适应交通灯控制器设计

        具有自动量程切换和灭零功能的简易频率计设计

        数字密码锁设计

    第五章所有实验

        略

    第六章所有实验

        略

三、网上可选题目推荐

    https://www.docin.com/p-925892897.html

        

四、其他自选题目(必须确保足够的工作量和难易度)

     病房呼叫系统设计

    数字跑表设计

    数字抢答器设计

    自动寻迹小车

    数字电压表设计

    数字温度计设计

    DDS信号发生器设计

    移相信号发生器设计

    序列信号发生器设计

    篮球比赛计时系统设计

    智能逻辑笔设计

    简单4位CPU设计

    简易计算器设计

    电梯控制器

    音乐盒设计

    LED点阵显示控制器设计

    …………

要求

一、平台要求:大作业推荐使用FPGA口袋实验板,必须满足以下条件:

    1.按键尽可能减少,不得使用手动脉冲的特殊按键。

    3.时钟只能使用50MHz晶振,不能用低频时钟源。

二、大作业允许2~3个同学组队完成,但必须明确每个同学完成的工作量。

三、大作业完成后的答辩时间安排在第17-18周的实验课时间,地点在北319实验室。

四、大作业需要提交设计报告,报告需明确标注组员工作量,报告模板如下:

设计报告模板下载:

设计报告书写规范:

请严格按照Intel FPGA创新中心培训视频“第八部分,FPGA设计文档说明”的要求书写。该部分共计3个视频,40分钟。请自行观看学习,并执行。

地址:https://training.fpga-china.com/#/course/index

忘记账号密码的可以联系学习委员。

五、完成各小组均需要提交作品工作情况的讲解录像(文件不超过100M)、完整工程包