实验任务分析

实验范例3.4.1

例3.4.1 VHDL范例源码：

例3.4.1 VerilogHDL范例源码：

实验范例3.4.2

例3.4.2 VHDL范例源码：

例3.4.2 VerilogHDL范例源码：

实验范例3.4.3

例3.4.3 VHDL范例源码：

例3.4.3 VerilogHDL范例源码：

实验范例3.4.4

例3.4.4 VHDL范例源码：

例3.4.4 VerilogHDL范例源码：

实验范例3.4.5

例3.4.5 VHDL范例源码：

例3.4.5 VerilogHDL范例源码：

实验范例3.4.6

例3.4.6 VHDL范例源码：

例3.4.6 VerilogHDL范例源码：

实验范例3.4.7

例3.4.7 VHDL范例源码：

例3.4.7 VerilogHDL范例源码：

实验任务1：8421BCD码60进制计数器设计

BCD60计数器设计及基本测试(GW48试验箱)

BCD60计数器设计及基本测试(FPGA口袋实验板)

BCD60计数器设计，以普通按键作为时钟输入的测试(GW48)

BCD60计数器设计，以普通按键作为时钟输入的测试(FPGA口袋实验板)

BCD60计数器设计，以低频时钟作为时钟输入的测试

BCD60计数器设计，以24位二进制计数器分频产生低频时钟作为时钟输入的测试

（GW48实验箱）

BCD60计数器设计，以24位二进制计数器分频产生低频时钟作为时钟输入的测试

(FPGA口袋实验板)

BCD60计数器设计，以普通按键增加防抖动设计作为时钟输入的测试（GW48）

BCD60计数器设计，以普通按键增加防抖动设计作为时钟输入的测试（FPGA口袋实验板）