基于VHDL的设计流程演示：

本演示帮助大家掌握设计流程

下一个视频，设计输入需要用到的VHDL源码文件：

    ENTITY SN74138 IS

    PORT (A,B,C,EN:IN BIT;

          Y:OUT BIT_VECTOR(7 DOWNTO 0));

    END ENTITY SN74138;

    ARCHITECTURE DEMO OF SN74138 IS

       SIGNAL ADR:BIT_VECTOR(2 DOWNTO 0);

    BEGIN

       ADR<=C & B & A;

       PROCESS(ADR,EN)

       BEGIN

       IF EN='0' THEN

          Y<=(OTHERS=>'1');

       ELSE

          CASE ADR IS

               WHEN "000"=> Y<="11111110";

               WHEN "001"=> Y<="11111101";

               WHEN "010"=> Y<="11111011";

               WHEN "011"=> Y<="11110111";

               WHEN "100"=> Y<="11101111";

               WHEN "101"=> Y<="11011111";

               WHEN "110"=> Y<="10111111";

               WHEN "111"=> Y<="01111111";

           END CASE;

        END IF;

        END PROCESS;

    END ARCHITECTURE DEMO;