目录

  • 1 课前资源
    • 1.1 电子版教材(第五版)
    • 1.2 课程实施大纲
    • 1.3 2021年1月Intel FPGA免费公开课
      • 1.3.1 第1天
      • 1.3.2 第2天
      • 1.3.3 第3天
    • 1.4 在线学习Verilog
  • 2 概述
    • 2.1 章节要点
    • 2.2 EDA技术概述-ppt
    • 2.3 EDA技术概况1
    • 2.4 EDA技术概况2
  • 3 EDA设计流程及其工具
    • 3.1 章节要点
    • 3.2 EDA工具
    • 3.3 EDA设计流程
  • 4 FPGA与CPLD结构与应用
    • 4.1 章节要点
    • 4.2 FPGA与CPLD的结构原理-PPT
    • 4.3 可编程逻辑器件
  • 5 原理图输入设计方法
    • 5.1 章节要点
    • 5.2 基于HDL的设计流程演示
    • 5.3 原理图设计流程演示
    • 5.4 层次化设计
  • 6 VerilogHDL基本语法
    • 6.1 VerilogHDL发展历史
  • 7 组合电路的Verilog设计
    • 7.1 章节要点
    • 7.2 第3章 组合电路的Verilog设计
    • 7.3 组合电路的VHDL建模1
    • 7.4 组合电路的VHDL建模2
    • 7.5 组合电路的VHDL建模3
    • 7.6 组合电路的VHDL建模4
    • 7.7 时序电路的VHDL建模1
    • 7.8 时序电路的VHDL建模2
    • 7.9 章节总结
  • 8 VHDL设计进阶
    • 8.1 章节要点
    • 8.2 VHDL设计深入1
    • 8.3 VHDL设计深入2
    • 8.4 总结
  • 9 有限状态机设计
    • 9.1 章节要点
    • 9.2 FSM设计1
    • 9.3 FSM设计2
    • 9.4 FSM设计拓展
  • 10 VHDL结构与要素
    • 10.1 章节要点
  • 11 VHDL基本语句
    • 11.1 章节要点
    • 11.2 VHDL知识拾遗
  • 12 设计优化和设计方法
    • 12.1 章节要点
    • 12.2 VHDL设计优化
  • 13 EDA工具软件接口
    • 13.1 章节要点
  • 14 基础实验
    • 14.1 实验准备
    • 14.2 实验1 逻辑门设计与测试
    • 14.3 实验2 逻辑电路的层次化设计
    • 14.4 实验3 计数器与键盘防抖动设计
    • 14.5 实验4 分频器与简易电子琴设计
    • 14.6 实验5 数码管动态扫描
    • 14.7 实验6 自动售货机控制器设计
  • 15 电子系统设计实践
    • 15.1 章节要点
    • 15.2 自选挑战性综合设计选题要求
章节要点

设计优化是可编成逻辑设计的精华所在,如何节省所占用的面积、如何提高设计的性能是可编成逻辑设计的核心,这两点往往也成为一个设计甚至项目成败的关键因素。

1.使用MAX+plusII优化设计:

1.1全局逻辑综合选项:

普通类型、快速类型、所见即所得类型

1.2时间需求选项:

2.打包Clique的注意事项:

仅仅对关联的逻辑进行Clique(打包到同一组)。

对速度有更高要求的模块使用打包,那些模块往往处于关键路径,改善它们的速度会提高系统的整体速度。

Clique使用于层次化设计中,将大的、慢速的逻辑块分成小模块,便合理使用Clique。

对整个设计应用打包(同一组)等于没有应用,打包是一种局部的布局规划,适用于设计中的某些模块。

3.局部逻辑综合选项;

4.Probe的使用。