目录

  • 1 课前资源
    • 1.1 电子版教材(第五版)
    • 1.2 课程实施大纲
    • 1.3 2021年1月Intel FPGA免费公开课
      • 1.3.1 第1天
      • 1.3.2 第2天
      • 1.3.3 第3天
    • 1.4 在线学习Verilog
  • 2 概述
    • 2.1 章节要点
    • 2.2 EDA技术概述-ppt
    • 2.3 EDA技术概况1
    • 2.4 EDA技术概况2
  • 3 EDA设计流程及其工具
    • 3.1 章节要点
    • 3.2 EDA工具
    • 3.3 EDA设计流程
  • 4 FPGA与CPLD结构与应用
    • 4.1 章节要点
    • 4.2 FPGA与CPLD的结构原理-PPT
    • 4.3 可编程逻辑器件
  • 5 原理图输入设计方法
    • 5.1 章节要点
    • 5.2 基于HDL的设计流程演示
    • 5.3 原理图设计流程演示
    • 5.4 层次化设计
  • 6 VerilogHDL基本语法
    • 6.1 VerilogHDL发展历史
  • 7 组合电路的Verilog设计
    • 7.1 章节要点
    • 7.2 第3章 组合电路的Verilog设计
    • 7.3 组合电路的VHDL建模1
    • 7.4 组合电路的VHDL建模2
    • 7.5 组合电路的VHDL建模3
    • 7.6 组合电路的VHDL建模4
    • 7.7 时序电路的VHDL建模1
    • 7.8 时序电路的VHDL建模2
    • 7.9 章节总结
  • 8 VHDL设计进阶
    • 8.1 章节要点
    • 8.2 VHDL设计深入1
    • 8.3 VHDL设计深入2
    • 8.4 总结
  • 9 有限状态机设计
    • 9.1 章节要点
    • 9.2 FSM设计1
    • 9.3 FSM设计2
    • 9.4 FSM设计拓展
  • 10 VHDL结构与要素
    • 10.1 章节要点
  • 11 VHDL基本语句
    • 11.1 章节要点
    • 11.2 VHDL知识拾遗
  • 12 设计优化和设计方法
    • 12.1 章节要点
    • 12.2 VHDL设计优化
  • 13 EDA工具软件接口
    • 13.1 章节要点
  • 14 基础实验
    • 14.1 实验准备
    • 14.2 实验1 逻辑门设计与测试
    • 14.3 实验2 逻辑电路的层次化设计
    • 14.4 实验3 计数器与键盘防抖动设计
    • 14.5 实验4 分频器与简易电子琴设计
    • 14.6 实验5 数码管动态扫描
    • 14.7 实验6 自动售货机控制器设计
  • 15 电子系统设计实践
    • 15.1 章节要点
    • 15.2 自选挑战性综合设计选题要求
章节要点

1.掌握1位全加器设计的设计方法。

步骤1:为本项工程设计建立文件夹。

myprject/f_adder/h_adder.gdf

注意:文件夹名不能用中文且不可带空格。

步骤2:输入设计项目和存盘(注意要save as)

步骤3:将设计项目设置成工程文件(preject)

步骤4:选择目标器件并编译(不选择目标器件编译)

步骤5:时序仿真(功能仿真)

建立波形文件/输入信号节点/设置波形参量/设置仿真时间/加输入信号/存盘(与gdf同一目录)/运行仿真器/分析结果

步骤6:引脚锁定

步骤7:编程下载

步骤8:设计顶层文件。完成全加器原理图设计,并 以文件名f_adder.gdf存在同一目录中

2.掌握2位十进制数字频率计设计。