EDA技术及应用
大连民族大学
主讲教师：李春杰
| 课程章节 | | 文件类型 | | 修改时间 | | 大小 | | 备注 | |
| 1.1 什么是EDA |
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2024-08-27 | 348.02MB | ||
| 1.2 HDL简介 |
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2024-08-27 | 256.25MB | ||
| 1.3 设计层次与综合 |
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2024-08-27 | 376.38MB | ||
| 1.4 FPGA设计流程 |
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2024-08-27 | 392.42MB | ||
| 1.5 常用EDA工具 |
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2024-08-27 | 449.34MB | ||
| 1.6 IP |
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2024-08-27 | 328.75MB | ||
| 1.7 EDA发展趋势 |
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2024-08-27 | 354.33MB | ||
| 2.1 2.1 可编程逻辑器件概述 |
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2024-08-27 | 663.54MB | ||
| 2.1.1 2.2 简单PLD结构原理 |
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2024-08-27 | 695.27MB | ||
| 3.1 3.1半加器电路 |
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2024-08-27 | 382.73MB | ||
| 3.2 3.2多路选择器的Verilog表述 |
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2024-08-27 | 464.76MB | ||
| 3.3 3.3 Verilog加法器设计 |
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2024-08-27 | 366.44MB | ||
| 3.4 3.4 组合逻辑乘法器设计 |
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2024-08-27 | 382.13MB | ||
| 3.5 3.5 RTL概念 |
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2024-08-27 | 96.15MB | ||
| 4.1 4.1DFF的Verilog表述 |
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2024-08-27 | 199.47MB | ||
| 4.2 4.2 D-Latch的Verilog表述 |
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2024-08-27 | 151.28MB | ||
| 4.3 4.3同步与异步 |
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2024-08-27 | 211.44MB | ||
| 4.4 4.4 二进制计数器的Verilog表述 |
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2024-08-27 | 199.47MB | ||
| 4.5 4.5 移位寄存器的Verilog表述与设计 |
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2024-08-27 | 201.41MB | ||
| 4.6 4.6 可预置型计数器设计 |
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2024-08-27 | 217.04MB | ||
| 5.1 5.1 Verilog程序输入和编译 |
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2024-08-27 | 420.46MB | ||
| 5.2 5.2 仿真测试 |
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2024-08-27 | 263.38MB | ||
| 5.3 5.3 引脚锁定与硬件测试 |
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2024-08-27 | 349.66MB | ||
| 5.4 5.4 时序电路硬件设计与仿真示例 |
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2024-08-27 | 458.23MB | ||
| 5.5 5.5 SignalTapII的使用方法 |
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2024-08-27 | 322.66MB | ||
| 5.6 5.6 属性表述与编译控制 |
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2024-08-27 | 269.49MB | ||
| 6.1 6.1阻塞赋值与非阻塞赋值 |
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2024-08-27 | 220.15MB | ||
| 6.2 6.2过程语句归纳 |
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2024-08-27 | 257.05MB | ||
| 6.3 6.3三态的Verilog描述和双向端口设计 |
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2024-08-27 | 294.23MB | ||
| 8.1 8.1 Verilog状态机的一般形式 |
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2024-08-27 | 295.41MB | ||
| 8.2 8.2 Moore型状态机及其设计 |
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2024-08-27 | 121.67MB | ||
| 8.3 8.3 ADC采样控制状态机设计 |
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2024-08-27 | 256.51MB | ||
| 8.4 8.4 序列检测状态机设计 |
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2024-08-27 | 235.69MB | ||
| 8.5 8.5 Mealy型状态机设计 |
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2024-08-27 | 447.69MB | ||
| 8.6 8.6 状态机编码 |
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2024-08-27 | 291.88MB | ||
| 8.7 8.7 安全状态机设计 |
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2024-08-27 | 162.19MB | ||
| 9.1 9-1 VerilogHDL仿真流程 |
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2024-08-27 | 232.64MB | ||
| 9.2 9-2 VerilogHDLTestBench仿真 |
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2024-08-27 | 330.38MB | ||
| 9.3 9-3 HDL仿真实例 |
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2024-08-27 | 233.13MB | ||
| 9.4 9-4 Verilog系统任务和系统函数 |
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2024-08-27 | 352.04MB | ||
| 9.5 9-5 延时模型 |
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2024-08-27 | 182.95MB | ||
| 9.6 9-6 仿真激励与Verilog数字系统仿真 |
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2024-08-27 | 255.47MB | ||
| 11.1 实验1：模可控计数器设计（1） |
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2024-08-27 | 295.74MB | ||
| 11.2 实验1：模可控计数器设计（2） |
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2024-08-27 | 489.74MB | ||
| 11.3 实验1：模可控计数器设计（3） |
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2024-08-27 | 549.02MB | ||
| 12.1 实验2：正弦波信号发生器（1） |
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2024-08-27 | 582.69MB | ||
| 13.1 实验3：VGA显示控制电路设计（1） |
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2024-08-27 | 418.10MB | ||
| 13.2 3.2（无声版） |
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2024-08-27 | 174.38MB | ||
| 14.1 实验4：序列检测器设计（1） |
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2024-08-27 | 216.11MB | ||
| 14.2 4.2（无声版） |
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2024-08-27 | 169.14MB | ||
| 14.3 4.3（无声版） |
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2024-08-27 | 185.92MB | ||
| 15.1 实验5：乐曲硬件演奏电路设计（1） |
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2024-08-27 | 333.15MB | ||
| 15.2 5.2（无声版） |
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2024-08-27 | 215.59MB | ||
| 15.3 5.3（无声版） |
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2024-08-27 | 175.61MB |
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